2.面向高性能 RISC-V 多核处理器的硬件验证方法学-香山昆明湖16 核完整CPU系统的大级联 FPGA 系统验证实践.pdf

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1、面向高性能RISC-V多核处理器的大型级联FPGA验证方法学香山昆明湖16核CPU系统实践李贤飞，高级工程师，北京开源芯片研究院曹梦侠，验证产品总监，合见工软2025.06.26X大纲第五届RISC-V中国峰会|2025年7月香山处理器发展介绍昆明湖多核CPU验证的三大挑战多核验证方法学实践方法论与技术创新点项目成果结论与展望香山系列处理器的技术进阶之路香山系列处理器的技术演进，是一条持续向高性能计算迈进的清晰路径，体现了我国自主可控高性能RISC-V处理器的发展历程。第一代：雁栖湖架构探索与奠基的阶段，成功实现了乱序执行架构，验证了高性能RISC-V处理器的设计方法学，为后续迭代打下了坚实基

2、础。第二代：南湖性能实现飞跃，对标ARMCortex-A76级别，是一款业界公认的高性能RISC-V处理器核，标志着香山进入了可用、好用的阶段。第三代：昆明湖迈向数据中心级别，性能对标ARMNeoverseN2，是为服务器、数据中心等高性能计算场景设计的全新架构。技术里程碑香山系列处理器从首代验证高性能RISC-V设计可行性，到第三代面向数据中心级应用，实现了从单核到多核架构的跨越，展现了我国处理器技术的自主创新能力。第一代：雁栖湖第二代：南湖第三代：昆明湖性能飞跃对标A76面向终端设备对标N2高性能核心面向数据中心应用架构探索乱序执行数据中心级RISC-VSoC的新征程：昆明湖设计目标与温榆

3、河NoC规划设计目标：昆明湖不仅仅是核心性能的提升，更是面向高性能计算场景的系统级SoC架构。昆明湖系列支持64核高性能SoC，面向数据中心级应用。关键技术规划：多核可扩展性：架构设计上为未来扩展到64-256核预留空间高速互联总线：全新的高带宽、低延迟NoC支持高效数据交互强一致性内存系统：大规模多级缓存与目录式缓存一致性协议温榆河NoC突破：2024年5月，开芯院发布了全球首个开源大规模片上互联网络IP温榆河。经过18个月开发，成功完成支持64核互联的NoCIP开发和验证。关键指标已验证64核互联能力设计支持12x12网格最大支持256个处理器核互联采用标准CHI总线接口，打破ARM垄断全

4、球首个开源大规模片上互联网络IP高性能低延迟高吞吐设计，支持Xeon级处理能力安全可控开源架构，自主可控，无国际限制服务器场景交付64个处理器核心温榆河NoC平台IP温榆河NoC：高带宽片上互联网络|支持64-256核|标准CHI接口|可预留IO接口处理器核片上网络平台IP昆明湖多核CPU验证的三大挑战三大挑战v规模大(Scale):多核CPU系统，包含复杂的总线、多级缓存和DDR4、UART等接口，逻辑规模远超单片FPGA容量。传统FPGA平台资源不足，且手动分割设计的方式困难且极易出错，Porting周期极长；v性能要求高(Performance):目标是在FPGA上实现足够高的运行速度（

5、最终目标10MHz），以运行操作系统并进行有意义的软硬件协同验证。v调试困难(Debug):多核协同复杂：需保障16核缓存一致性、总线完整及高负载下调度优化。在多核系统中，如何快速定位和复现因跨核交互、缓存一致性等引起的深层次Bug。缺乏专用调试工具，问题定位慢。与合见合作之前，香山系列多核CPU验证亟需大规模FPGA平台与自动化工具链。挑战促起双方合作Core0Core1Core2XBarCore3Core4Core5Core6Core7Core8Core9Core10Core11Core12Core13Core14Core15DDR4OtherPeripheralsUVHSFGPASyst

6、ems开芯院合见目标：16核完整部署1/2/4/16CPU核多版本OS启动全自动化分割及编译流程FPGA跨片频率达到10MHz性能大型芯片原型系统的规划和设计-全互联架构合见工软版权所有大型芯片原型系统的互联结构随着设计规模的增加需要做调整任意两颗FPGA之间至少需要一根连线能支持的最多FPGA的数量是FPGA互联连接器数量+1UVHS系统中单颗FPGA拥有24个LVDS连接器以及8个GT连接器全互联系统的Timing分析相对简单随着两颗FPGA之间能分到的连线数量的减少，TDM的比例会增大，系统运行的速度会降低自动分割技术是大型硬件验证平台解决大设计验证的关键硬件验证平台需要精确的延时模型不